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记录一下vivado调整dbg_hub时钟调整的方法

FPGA学习笔记 Kevin 681℃ 0评论

使用vivado开发的时候,可能在一个工程里面会调用多个ila或者是ila与vio混合使用,在某些情况下,会出现bit文件下载到FPGA后,在vivado中无法出现ila或vio的调试界面。

这种情况,一般都会有如下的提示信息。

dbg_hub

 

经过调试后,初步得出产生这种情况的原因为,连接到dbg_hub的时钟频率太低,应该是低于了下载器的tck频率,所以解决这个问题,目前发现两种方法:

1、调整下载器的频率,当然如果dbg_hub的频率实在太低了,比vivado对下载器可设置的最低频率还要低,那就没办法了,只能使用第二种方法;

2、更改dbg_hub时钟,使用该语句:connect_debug_port dbg_hub/clk  [get_nets  ‘时钟端口名’]  如:connect_debug_port dbg_hub/clk [get_nets ila_0/clk].

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